IBM prezentuje „pierwszą na świecie” technologię układów scalonych poniżej 1 nanometra

Nowy układ IBM wykonany w technologii poniżej 1 nm zawiera blisko 100 miliardów tranzystorów na chipie wielkości paznokcia, co oznacza niemal dwukrotnie większą gęstość upakowania niż w przypadku układu 2 nm zaprezentowanego przez firmę w 2021 roku. Według IBM osiągnięto to dzięki szeregowi innowacji materiałowych i konstrukcyjnych, w tym opracowaniu trójwymiarowej architektury nanostack. Rozwiązanie to pokazuje, że dalsza poprawa wydajności i efektywności energetycznej jest możliwa nawet wtedy, gdy wymiary elementów układów scalonych zbliżają się do skali atomowej.

Opublikowane wyniki badań technicznych wskazują, że nowy układ może zapewnić znaczący wzrost możliwości obliczeniowych – nawet o 50% wyższą wydajność lub o 70% lepszą efektywność energetyczną w porównaniu z układami IBM wykonanymi w technologii 2 nm. Ma to przełożyć się na większą moc obliczeniową w zastosowaniach obejmujących generatywną sztuczną inteligencję, infrastrukturę chmurową oraz urządzenia elektroniczne nowej ge

"Najnowsze osiągnięcie IBM w dziedzinie układów scalonych stanowi przełomowy moment w rozwoju informatyki, przenosząc technologię poza erę nanometrów do skali atomowej. Dzięki naszej nowej architekturze nanostack nie tylko tworzymy mniejsze tranzystory, ale na nowo definiujemy sposób budowy układów scalonych, aby zapewnić znacznie większą moc obliczeniową i efektywność energetyczną" – powiedział Jay Gambetta, dyrektor IBM Research i IBM Fellow. – Ta pionierska innowacja kontynuuje tradycję IBM jako lidera technologii nowej generacji i tworzy fundament pod kolejną erę rozwoju komputerów.

Na potrzeby tego projektu badacze IBM opracowali całkowicie nową architekturę tranzystorów nazwaną nanostack. Jest to pierwsza znana w branży trójwymiarowa konstrukcja oparta na tranzystorach typu nanosheet. W architekturze nanostack tranzystory są układane pionowo i przesunięte względem siebie, wykorzystując trójwymiarową integrację sekwencyjną do zwiększenia liczby tranzystorów na pojedynczym chipie. Konstrukcja umożliwia również stosowanie różnych kombinacji materiałów w poszczególnych warstwach, co pozwala niezależnie optymalizować wydajność i efektywność energetyczną każdego tranzystora.

Architektura nanostack została eksperymentalnie zweryfikowana z wykorzystaniem ultracienkiego łączenia warstw dielektrycznych w procesie integracji CMOS. Badacze zademonstrowali także możliwość projektowania dwukanałowych struktur tranzystorowych oraz działanie funkcjonalnego inwertera CMOS o parametrach przełączania zgodnych z założeniami.