reklama
reklama
reklama
reklama
reklama
reklama
reklama
reklama
© Evertiq Komponenty | 08 lutego 2018

Duża pomoc przy projektowaniu układów SiP

20-krotnie zredukowany czas na projektowanie i weryfikację układów SiP to jedna z głównych, choć nie jedyna korzyść z zastosowania nowych rozwiązań i metodologii oferowanej przez ASE i Cadence.
Firmy Advanced Semiconductor Engineering, (ASE) oraz Cadence Design Systems wspólnie opracowały nowoczesne rozwiązania System-in-Package (SiP) EDA. Rozwiązanie to ma wspomóc deweloperów przy projektowaniu i weryfikacji układów Fan-Out Chip-on-substrate (FOCos).

Na rozwiązanie to składa się min. design kit SiP-id („System-in-Package - intelligent design”), przykłady referencyjne oraz narzędzia weryfikacyjne od Cadence, a także nowa metodologia usprawniająca etap projektowania na poziomie płytek krzemowych, pakowania i systemu. Wszystko to w zunifikowanej i bardziej zautomatyzowanej formie.

Zastosowanie metodologii SiP-id ma zredukować ilość iteracji wykonywanych przez projektantów i znacznie poprawić ogólną przepustowość, w porównaniu do obecnie stosowanych narzędzi EDA. Zredukowany ma zostać również czas potrzebny na projektowanie i weryfikację, zwłaszcza przy bardzo złożonych układach SiP.

Twórcy podają, że redukcja ta jest naprawdę spora. Jeden z przykładów pokazał, że przy projektowaniu jednego z bardziej złożonych układów, zastosowanie nowych narzędzi pozwoliło zejść z 6 godzin do zaledwie 17 minut.

Komentarze

Zauważ proszę, że komentarze krytyczne są jak najbardziej pożądane, zachęcamy do ich zamieszczania i dalszej dyskusji. Jednak komentarze obraźliwe, rasistowskie czy homofobiczne nie są przez nas akceptowane. Tego typu komentarze będą przez nas usuwane.
Załaduj więcej newsów
May 11 2018 10:46 V9.5.4-2