reklama
reklama
reklama
reklama
reklama
reklama
reklama
reklama
© PIXABAY Technologie | 11 lipca 2017

Nowe energooszcz臋dne pami臋ci IP SRAM

Budowa energooszcz臋dnych system贸w dla rynku urz膮dze艅 noszonych, czy Internetu rzeczy wymaga nowego podej艣cia w tworzeniu i weryfikowaniu pami臋ci SRAM.
Nowoczesne elektroniczne urz膮dzenia konsumenckie w du偶ym stopniu wykorzystuj膮 wysoce zintegrowane elementy elektroniczne - powszechnie znane jako uk艂ady typu System-on-Chip (lub SoC). Statyczna pami臋膰 o dost臋pie swobodnym - SRAM jest podstawowym sk艂adnikiem wszystkich SoC i jest cz臋sto pojedynczym najwi臋kszym sk艂adnikiem pod wzgl臋dem powierzchni chipa. W wielu przypadkach zajmuje do 50% aktywnego obszaru w SoC. Obni偶enie zu偶ycia energii w urz膮dzeniach jest obecnie celem do osi膮gni臋cia przez projektant贸w elektroniki, w kt贸rych g艂贸wnym 藕r贸d艂em zasilania jest bateria. Jednym z ogranicze艅 do pokonania jest opracowanie takich typ贸w pami臋ci SRAM, kt贸re zapewni膮 d艂ug膮 偶ywotno艣膰 baterii i minimalne zu偶ycie energii w trybie gotowo艣ci i u艣pienia. Firma SureCore, kt贸ra jest producentem pami臋ci o ultra-niskim poborze mocy dla projektant贸w uk艂ad贸w scalonych zaprezentowa艂a dwie nowe rodziny produkt贸w. Pierwsza 鈥 PowerMiser, to pami臋膰 IP SRAM og贸lnego zastosowania, zdolna do osi膮gni臋cia ponad 50% dynamicznych i 20% statycznych oszcz臋dno艣ci w poborze energii w por贸wnaniu z standardowymi produktami na rynku. Zosta艂a zrealizowana w obu procesach technologicznych 28nm FDSOI i 40nm ULP (Ultra Low Power) BULK CMOS. Opatentowane techniki "Bit Line Voltage Control" pozwoli艂y na wyeliminowanie zak艂贸ce艅 w pracy dla niskich napi臋膰 roboczych. Uk艂ad mo偶e teraz pracowa膰 w dodatkowych trybach u艣pienia: lekkie u艣pienie, umo偶liwiaj膮ce szybkie wybudzenie oraz g艂臋bokie u艣pienie, kt贸re maksymalnie ogranicza pr膮dy up艂ywu. Druga rodzina produkt贸w 鈥 EverOn, to z kolei pami臋膰 stworzona specjalnie dla rynku IoT i urz膮dze艅 noszonych. Wymaga niemal warto艣ci progowej napi臋cia zasilania, umo偶liwiaj膮c do 80% oszcz臋dno艣ci w dynamicznym poborze energii i do 75% redukcji mocy statycznej. Dzi臋ki procesowi firmy TSMC obni偶ono pr膮dy up艂ywu o 70% a zu偶ycie energii nawet o 30% w por贸wnaniu z procesem Low Power (LP). U偶yta technologia "SMART-Assist" umo偶liwia wydajne dzia艂anie a偶 do granicznego napi臋cia. Dalsze innowacje architektoniczne obejmuj膮 podzia艂 pami臋ci na cztery banki, co w po艂膮czeniu z ulepszonymi trybami u艣pienia zapewnia wi臋ksz膮 elastyczno艣膰 systemu. Ka偶dy bank mo偶e znajdowa膰 si臋 niezale偶nie w trybie aktywnym, w trybie lekkiego lub g艂臋bokiego u艣pienia, lub wy艂膮czenia. Nowe tryby oszcz臋dzania energii zapewniaj膮 wi臋ksz膮 elastyczno艣膰 dostosowuj膮c wydajno艣膰 produktu do aktualnych potrzeb, w ten spos贸b wyd艂u偶aj膮c 偶ywotno艣膰 baterii. Obie rodziny produkt贸w oparto na standardowej architekturze kom贸rek, co pozwoli艂o na wykorzystanie powszechnie znanych proces贸w wytwarzania uk艂ad贸w pami臋ci. Dodatkowym kluczem do osi膮gni臋cia wiod膮cej na rynku wysokiej energooszcz臋dno艣ci jest kompleksowa strategia weryfikacji. Weryfikacja jest integraln膮 cz臋艣ci膮 ka偶dego procesu rozwoju obwod贸w scalonych. Proces weryfikacji musi potwierdzi膰, 偶e projekt spe艂nia okre艣lone kryteria wydajno艣ci w pe艂nym zakresie warunk贸w pracy, przed jego przekazaniem do procesu produkcji. Og贸lnie, proces obejmuje wykorzystanie abstrakcji (uproszcze艅 znacznie bardziej skomplikowanych proces贸w) w projekcie w odpowiedniej formie, na przyk艂ad: po procesie projektowania wygenerowanie netlisty i przeprowadzenie symulacji w celu sprawdzenia poprawno艣ci projektu. Proces weryfikacji musi uwzgl臋dnia膰 wiele r贸偶nych aspekt贸w wydajno艣ci, dlatego aby go zako艅czy膰 mo偶e okaza膰 si臋 konieczne u偶ycie kilku r贸偶nych typ贸w abstrakcji projektowych oraz narz臋dzi do symulacji. W przypadku pami臋ci SRAM jest to szczeg贸lnie wa偶ne. Weryfikacja kompletnej przestrzeni instancji kompilatora wymaga rozwi膮zania kilku unikalnych wyzwa艅. Obejmuj膮 one, ale nie s膮 ograniczone do: (1) konieczno艣ci zmaksymalizowania zasi臋gu w ca艂ej przestrzeni instancji w zakresie kompilatora oraz (2) zdolno艣ci sprawdzania poprawno艣ci projektu i wydajno艣ci parametr贸w w stopniu wystarczaj膮cym dla zakresu PVT. Wa偶ne jest zatem, aby weryfikacja SRAM opiera艂a si臋 na strategii uwzgl臋dniania r贸偶nic. Wyzwania te musz膮 by膰 r贸wnie偶 brane po uwag臋 w czasie tworzenia projektu. Aby osi膮gn膮膰 ten cel, ca艂o艣ciowa weryfikacja jest podzielona na kilka unikalnych zada艅
  • weryfikacja modelu behawioralnego,
  • pe艂na funkcjonalna weryfikacja trybu dzia艂ania,
  • uwzgl臋dnianie r贸偶nic w parametrach,
  • sprawdzanie poprawno艣ci dzia艂ania parametr贸w kom贸rek na poziomie 6 sigma.
Ka偶de z tych zada艅 obejmuje r贸偶ne poziomy abstrakcji projektu i wykorzystuje r贸偶ne strategie i narz臋dzia do symulacji. SureCore rozwija kompilatory pami臋ci, kt贸re umo偶liwiaj膮 osi膮gni臋cie wysokiej energooszcz臋dno艣ci i wydajno艣ci. Uzyskanie wysokiej wydajno艣ci jest istotne, a zrealizowanie tego celu, jest mo偶liwie jedynie wtedy, kiedy rozwa偶ania dotycz膮ce zmian s膮 pierwszym krokiem w projekcie, a nie tylko nic nie znacz膮c膮 refleksj膮. Na ilustracji przedstawiono uproszczone podej艣cie do projektowania i weryfikacji SureCore. Niezmiernie rygorystyczna strategia weryfikacji SureCore obejmuje walidacj臋 materia艂u - krzemu, analiz臋 statystyczn膮 w zakresie 6 sigma, a tak偶e okre艣lenie i analiz臋 kluczowych parametr贸w projektu. Uzupe艂nieniem systemu kwalifikacji, s膮 testy niezawodno艣ci uk艂ad贸w SRAM IP w standardzie HTOL (High Temperature Operating Life), przeprowadzane przez 1000 godzin dla temperatury po艂膮czenia 125掳C. Analiza statystyczna przeprowadzana jest na skrajnych warto艣ciach PVT dla zapisu i odczytu oraz dla Access Disturb Margin (ADM). Wszystkie parametry walidowane s膮 w zakresie 6 sigma. Ponadto przeprowadzana obszerna symulacja Monte Carlo specyficznych parametr贸w projektu, sprawdzona dla ca艂ego obszaru PVT, zapewnia niezawodn膮 prac臋 uk艂ad贸w. Kompleksowy zestaw do weryfikacji kolejnych parametr贸w, obejmuj膮cy omowy spadek napi臋cia (IR-drop), testy elektromagnetyczne i kontrol臋 przes艂uch贸w dodatkowo zwi臋ksza ten re偶im.
殴r贸d艂o: SureCore
reklama
reklama
Za艂aduj wi臋cej news贸w
February 22 2019 14:26 V12.2.6-1