reklama
reklama
reklama
reklama
reklama
reklama
reklama
reklama
© 4designersart dreamstime.com Komponenty | 19 wrze艣nia 2016

Nowe rdzenie FPGA IP maj膮 odmieni膰 projektowanie uk艂adów scalonych?

Flex Logix stworzy艂o ciekawe rozwi膮zanie, daj膮ce spore mo偶liwo艣ci i swobod臋 dla projektant贸w uk艂ad贸w scalonych i deweloper贸w na nich operuj膮cych. Jednak te zalety poci膮gaj膮 za sob膮 tak偶e wady. Co i dla kogo oka偶e si臋 wa偶niejsze?
Flex Logix stworzy艂o now膮 rodzin臋 rdzeni IP logiki programowalnej (鈥瀎ield programmable logic IP cores鈥), maj膮ce wspom贸c projektant贸w r贸偶nych uk艂ad贸w scalonych, daj膮c jednocze艣nie nowe (spore) mo偶liwo艣ci. Projektanci uk艂ad贸w scalonych b臋d膮 mogli przekszta艂ci膰 dzi臋ki nim r贸偶ne funkcjonalne bloki (jak np. IO) w konfigurowalne uk艂ady wewn臋trzne. Taka konfigurowalno艣膰 pomo偶e deweloperom (zniweluje konieczno艣膰 maskowania i wykonywania zmian tego maskowania), jak r贸wnie偶 wyd艂u偶y czas 偶ycia produktu (pod wzgl臋dem funkcjonalno艣ci). Geoff Tate, CEO we Flex Logix, opisa艂 problem, z jakim musz膮 boryka膰 si臋 projektanci uk艂ad贸w scalonych. Protoko艂y si臋 zmieniaj膮, podobnie jak specyfikacje r贸偶nych projektowanych element贸w gotowych produkt贸w; cz臋sto mo偶na si臋 spotka膰 z niepewno艣ci膮 danego projektu, nawet w 艣rodkowym etapie jego tworzenia. Czasem trzeba na nowo skonfigurowa膰 r贸偶ne bloki uk艂adu, co mo偶e czasem kosztowa膰 nawet miliony dolar贸w i/lub wyd艂u偶y膰 czas potrzebny na wdro偶enie produktu, nawet o p贸艂 roku. Aby tego unikn膮膰, stworzono wspomniane rdzenie IP FPGA. Maj膮 mie膰 one przemy艣lany i dobrze zoptymalizowany schemat po艂膮cze艅 wewn臋trznych, co wymaga mniejszej ilo艣ci warstw przewodnikowych, a ponadto maj膮 tak偶e zajmowa膰 o 50% mniej miejsca ni偶 inne, tradycyjne rozwi膮zania FPGA. Nowe rdzenie ukierunkowano w stron臋 uk艂ad贸w nowej generacji, daj膮c wi臋ksz膮 elastyczno艣膰 tworzonym scalakom, r贸偶nego typu. Ma to da膰 prawdziw膮 elastyczno艣膰 deweloperom i du偶膮 swobod臋. Zmiany logiki b臋dzie mo偶na wykonywa膰 na etapie produkcyjnym, lub na gotowym urz膮dzeniu, poprzez rekompilacj臋 sekcji RTL, opartej o logik臋 programowaln膮. Co wi臋cej, jak zapewnia Tate, zmiany takie b臋dzie mo偶na wykonywa膰 tak偶e w uk艂adach ju偶 zamontowanych na p艂ytkach, w gotowych aplikacjach. Mo偶liwe wi臋c b臋dzie dokonania zmian w funkcjonowania uk艂adu w gotowym produkcie, co pozwoli nawet deweloperom aplikacji dostosowa膰 si臋 do zmieniaj膮cych si臋 wymaga艅 co do gotowego produktu, a tak偶e do zmian specyfikacji i standard贸w. Rdzenie FPGA IP korzystaj膮 z interfejsu AXI (slave), 艂膮cz膮c si臋 z wbudowan膮 pami臋ci膮 Flash. W trakcie uruchamiania uk艂adu, g艂贸wny procesor programuje rdzenie FPGA IP, wed艂ug zadanego schematu, zawartego we wspomnianej pami臋ci. Mimo, 偶e takie rozwi膮zanie mo偶e nie艣膰 ze sob膮 wiele korzy艣ci funkcjonalnych i daj膮c spor膮 swobod臋, to ma tak偶e kilka wad, do kt贸rych przyznaje si臋 sam Tate. Chodzi o zajmowane miejsce w uk艂adzie. Jak podaje sam CEO Flex Logix, pomimo optymalizacji, rdzenie te nie s膮 i nie b臋d膮 tak g臋ste, jak sztywne sprz臋towe po艂膮czenia. Co wi臋cej, rozwi膮zanie to ma wnosi膰 wi臋ksze zu偶ycie energii, ni偶 klasyczne rowi膮zania sprz臋towe. Dlatego te偶 ka偶dy z projektant贸w musi podj膮c decyzj臋, na czym lepiej si臋 skupi膰 oraz co b臋dzie lepsze, dla konkretnego uk艂adu. Czy oszcz臋dzamy na miejscu i zu偶yciu energii, czy skupimy si臋 na elastyczno艣ci i mo偶liwo艣ciach, jakie oferowa膰 ma to rozwi膮zanie. Producent ten oferowa膰 ma 10 rodzaj贸w rdzeni, podzielonych na pi臋膰 wersji napi臋ciowych. Wraz z rdzeniami dostarczane ma by膰 tak偶e dedykowane oprogramowanie, zmieniaj膮ce standardowe opisy RTL w kody konfiguracyjne dla FPGA. Dzi臋ki temu projektanci nie b臋d膮 musieli sp臋dza膰 wielu godzin na nauce nowych narz臋dzi, co przy艣pieszy proces opracowywania nowych rozwi膮za艅. Na t膮 chwil臋 rdzenie oferowane maj膮 by膰 w technologii 28 nm (TSMC), lecz ju偶 nied艂ugo dost臋pne maj膮 by膰 tak偶e w technologii 40 nm. Ostatecznym terminem ich wprowadzenia na rynek ma by膰 ostatni kwarta艂 2016 roku.
reklama
reklama
Za艂aduj wi臋cej news贸w
March 19 2019 14:55 V12.5.7-1