Duża pomoc przy projektowaniu układów SiP

Firmy Advanced Semiconductor Engineering, (ASE) oraz Cadence Design Systems wspólnie opracowały nowoczesne rozwiązania System-in-Package (SiP) EDA. Rozwiązanie to ma wspomóc deweloperów przy projektowaniu i weryfikacji układów Fan-Out Chip-on-substrate (FOCos). Na rozwiązanie to składa się min. design kit SiP-id („System-in-Package - intelligent design”), przykłady referencyjne oraz narzędzia weryfikacyjne od Cadence, a także nowa metodologia usprawniająca etap projektowania na poziomie płytek krzemowych, pakowania i systemu. Wszystko to w zunifikowanej i bardziej zautomatyzowanej formie. Zastosowanie metodologii SiP-id ma zredukować ilość iteracji wykonywanych przez projektantów i znacznie poprawić ogólną przepustowość, w porównaniu do obecnie stosowanych narzędzi EDA. Zredukowany ma zostać również czas potrzebny na projektowanie i weryfikację, zwłaszcza przy bardzo złożonych układach SiP. Twórcy podają, że redukcja ta jest naprawdę spora. Jeden z przykładów pokazał, że przy projektowaniu jednego z bardziej złożonych układów, zastosowanie nowych narzędzi pozwoliło zejść z 6 godzin do zaledwie 17 minut.